在集成電路特別是MOS電路的生產和開發研制中,MOS電容的C-V測試是極為重要的工藝過程監控測試手段,通過C-V測試達到優化生產過程中的工藝參數,提高IC成品率。 MOS(金屬-氧化物-半導體)結構的電容是外加偏置電壓的函數,MOS電容隨外加電壓變化的曲線稱之為C-V曲線(簡稱C-V特性)。C-V曲線與半導體的導電類型及其摻雜濃度、SiO2-Si系統中的電荷密度有密切的關系。 利用實際測量到的MOS結構的C-V曲線與理想的MOS結構的C-V特性曲線比較,可求得氧化硅層厚度、襯底摻雜濃度、氧化層中可動電荷面密度、和固定電荷面密度等參數。 另外作為組成半導體器件的基本結構的PN結具有電容效應(勢壘電容)。加正向偏壓時,PN結勢壘區變窄,勢壘電容變大;加反向偏壓時,PN結勢壘區變寬,勢壘電容變小。 |