LAP-C(322000)總線測試協議解碼分析儀=邏輯分析儀+總線分析器+邏輯筆+計頻器
支持多家示波器堆疊以進行混合信號測量
高貴典雅的雪白色質感，搭配迷你小機身，方便工程師外出攜帶。
擁有堆疊功能，讓您擴充測量信道及內存深度。（僅322000支持）
示波器堆疊功能，同步將狀態信號輸出，讓邏輯分析儀可搭配示波器堆疊使用，數位/模擬信號同時滿足。
超過一百多種總線協定分析模塊，且提供客制化的開發服務。
Logic Cube產品規格REACH
Logic Cube標準配備混合信號示波器模組（DSO）（選購）
即時數碼&類比混合信號
測量&封包解碼三合一
開發產品的工具USB 2.0
Protocol Analyzer Module
USB 2.0協定分析模組（選購）
新增定位條
軟件預設提供A bar及B bar兩組定位條，透過定位條可測量封包數據之間的時序關系，若需標記的定位點超過兩點以上，則可透過新增定位條功能增加多組定位條，可新增至128組定位條。
總線封包列表
軟件透過總線譯碼模塊可將各種列表協定中的封包狀態進行解析顯示。為能夠更方便的進行列表協定信號分析，可再搭配使用總線封包列表，將龐大的封包數據以樹狀直列方式顯示于列表中，讓工程師更快速的分析各個封包狀態前后關系。
數據對比
利用數據對比功能可將兩個LA存盤進行波形比對（環境參數需*），軟件會自動將兩筆存盤內波形差異點以橘紅色引號來標示，并在LOG視窗中統計出兩次存盤的比較狀況。
內存分析
將總線譯碼模塊所解析后的封包數據模擬內存中常見的memory map來進行顯示。以EEPROM而言可以清楚了解到內存內各位址的讀寫狀態，加速掌握內存動作行為。
數據統計
可讓使用者信道將該信道中的正周期數、負周期數、完整周期數或是設定時間周期以檢視信道內是否有超出條件。若偵測到信號周期超出設定條件時，軟件會以紅色字體標示該信道。
圖像解析
圖像解析功能主要是搭配顯示類別的總線模塊而設計，當使用者擷取到圖像數位信號后，透過圖像解析功能可再把當下的圖像信號還原成圖片，借此幫助使用者進行驗證。
LAP-C(322000)總線測試協議解碼分析儀產品規格
取樣頻率
內部(時序)(異步) 100Hz~200MHz
外部(狀態)(同步) 100MHz
待測信號
頻寬 75MHz
觸發電壓范圍 -6V~+6V
觸發電壓分辨率 ±0.1V
內存
內存容量 64Mbits
每信道內存深度 2Mbits (Max 512Mbits for compression)
觸發
觸發方式 Pattern/Edge
通道 16 CH
延后觸發 YES
觸發階層 1 Level
觸發計數 1~65535
支持
Channel mode: LAP-C(322000) + LAP-C(322000) => Channel = 62CH, Memory = 2Mbits
Memory mode: LAP-C(32128) + LAP-C(32128) => Channel = 31CH, Memory = 256Kbits
Double模式支持通道: 16通道
內存容量: 4M
儀性能特點
信號濾波延遲
孕龍科技推出了信號濾波延遲技術，信號濾波功能可以將訊號進行條件式的擷取，如下圖所述，將A1通道設定濾波條件為高準位，透過上下并列窗口的比較可明顯看出兩者間的差異，而信號濾波延遲則是能夠將信號濾波的條件更加靈活化，使用者可自行設定過濾的時間狀態。
For Example：客戶端有一組DUT出現Bug，Bug的內容是當程序讀取的時候可能會出現讀取錯誤的情況，此時就可以利用信號濾波延遲進行條件式的擷取，藉此進行Bug分析 （讀取狀態為0X5A、讀取命令周期為10us）透過信號濾波延遲功能，邏輯分析儀就可以只針對當0X5A的數值出現后僅擷取命令時間10us，進而分析Bug的發生問題。
觸發次數計算
孕龍邏輯分析儀加入了觸發次數計算（Trigger Counter）的技術，Trigger Counter，的功能是將有一個以上符合觸發值的被測信號，使用者可決定觸發點是要在第幾個符合觸發設定的位置進行觸發，
第yi次碰到觸發的設定狀態時就觸發Trigger Counter就要設定為1（預設），第三次碰到觸發的設定狀態時才觸發Trigger Counter就要設定為3，依此類推。
內存分析
孕龍邏輯分析儀加入了內存分析功能(Memory Analyzer)，針對總線中有使用ADDRESS的類別，如IIC、HDQ、3-WIRE、PM、SM、IIC(EEPROM 24LX)…等等，能夠將總線中的ADDRESS、READ/WRITE、DATA狀態記錄于內存分析表中，讓使用者進行總線分析時也能夠針對ADDRESS、READ/WRITE、DATA加以記錄分析。
觸發分頁技術
孕龍邏輯分析儀加入了觸發分頁(Trigger Page)的技術，Trigger Page簡單的說就是將連續又漫長的訊號數據分頁。
以目前所設定的內存長度為一頁，觸發點的所在即為第yi頁，分析完第yi頁的數據后，只要被測物的數據每一次都是相同的，且觸發狀態設定不變，就可以將Trigger Page設為2再重新啟動邏輯分析儀，待邏輯分析儀停止擷取數據且完成顯示時，波形顯示區內的內容即為第二頁的數據，第二頁的數據就是緊接著第yi頁結束后的數據。
For Example：設定記憶深度為32K、取樣率為200MHz，設定觸發分頁為1，所擷取訊號的結束點為147.465us，而數據為0X47的前半段，再以相同記憶深度與取樣率進行擷取，設定觸發分頁為2時，所擷取訊號開始點為觸發分頁1時的結束點147.465us，此時可看見資料0X47的后半段。
總線協議分析實例 – IIS總線協議分析譯碼
孕龍科技的I2S總線分析模塊，可幫助使用者進行I2S總線分析，透過譯碼模塊可將訊號中的Data-L及Data-R數值直接顯示于屏幕上，孕龍科技IIS總線分析模塊可依照待測I2S訊號格式讓使用者選擇Data bit長度為16、20、24、32 bits，方便使用者面對各種不同的I2S訊號均能順利分析。
具有外部按鈕執行邏輯分析儀取樣功能
在孕龍邏輯分析儀的硬件上，有一個START的按鈕，當邏輯分析儀軟件在開啟的狀態，可利用此按鈕來讓邏輯分析儀執行取樣的動作。此按鈕能讓您更快速的操作邏輯分析儀取得被測物的資料。
壓縮技術
孕龍科技推出波行壓縮技術，可以在不增加內存的狀況下獲取更長的波形資料。For Example：設定內存深度為1M，取樣率為50MHz。未開啟壓縮功能時僅可擷取20.972ms，若開啟壓縮功能后，以同樣記憶深度為1M，取樣率為50MHz進行取樣，則可以將波形時間增加至3.999s，大大的提升了擷取數據量。
